Магистрали MULTIBUS I/II

2824
знака
0
таблиц
0
изображений

Одним из наиболее важных элементов вычислительной системы

является структура системной магистрали, осуществляющей сопря-

жение всех аппаратных средств. Системная магистраль обеспечи-

вает взаимодействие друг с другом различных компонентов систе-

мы и совместное использование системных ресурсов. Последнее

обстоятельство играет важную роль в существенном увеличении

производительности всей системы. Кроме того, системная магист-

раль обеспечивает передачу данных с участием памяти и уст-

ройств ввода-вывода, прямой доступ к памяти и возбуждение пре-

рываний.

Системные магистрали обычно выполняются таким образом, что

сбои проходящие в других частях системы, не влияют на их функ-

ционирование. Это увеличивает общую надежность системы. Приме-

рами магистралей общего назначения являются предложенные фир-

мой Intel архитектуры MULTIBUS I и II, обеспечивающие коммуни-

кационный канал для координации работы самых разнообразных вы-

числительных модулей.

MULTIBUS I и MULTIBUS II используют концепцию "ведущий-ве-

домый". Ведущим является любой модуль, обладающий средствами

управления магистралью. Ведущий с помощью логики доступа к ма-

гистрали захватывает магистраль, затем генерирует сигналы уп-

равления и адреса и сами адреса памяти или устройства вво-

да-вывода. Для выполнения этих действий ведущий оборудуется

либо блоком центрального процессора, либо логикой, предназна-

ченной для передачи данных по магистрали к местам назначения и

от них. Ведомый - это модуль, декодирующий состояние адресных

линий и действующий на основании сигналов, полученных от веду-

щих; ведомый не может управлять магистралью. Процедура обмена

сигналами между ведущим и ведомым позволяет модулям различного

быстродействия взаимодествовать через магистраль. Ведущий ма-

гистрали может отменить действия логики управления магист-

ралью, если ему необходимо гарантировать для себя использова-

ние циклов магистрали. Такая операция носит название "блокиро-

вания" магистрали; она временно предотвращает использование

магистрали другими ведущими.

Другой важной особенностью магистрали является возможность

подключения многих ведущих модулей с целью образования многоп-

роцессорных систем.

MULTIBUS I позволяет передать 8- и 16 разрядные данные и

оперировать с адресами длиной до 24 разрядов.

MULTIBUS II воспринимает 8-, 16- и 32-рахрядные данные, а

адреса длиной до 32 разрядов. Протоколы магистралей MULTIBUS I

и II подробно описаны в документации фирмы Intel, которую сле-

дует тщательно изучить перед использованием этих магистралей в

какой - либо системе.

MULTIBUS I

MULTIBUS I фирмы Intel представляет собой 16-разрядную мно-

гопроцессорную систему, согласующуюся со стандартом IEEE 796.

На рис. 2 приведена структурная схема сопряжения с магистралью

MULTIBUS I. На рисунке не показана локальная шина и локальные

ресурсы МП 80386.


Информация о работе «Магистрали MULTIBUS I/II»
Раздел: Информатика
Количество знаков с пробелами: 2824
Количество таблиц: 0
Количество изображений: 0

Похожие работы

Скачать
82626
0
0

... шине данных процессора и посылает слово данных в процессор. Наоборот, выходной порт представляет собой приемник данных ( например, регистр), который избирательным образом подключается к шине данных процессора. Будучи выбран, выходной порт принимает слово данных из микропроцессора. Процессор должен иметь возможность координировать скорость своей работы со скоростью работы ...

Скачать
41293
0
0

... процессора. Как правило, для организации ПДП используются контроллеры ПДП, выполненные в виде интегральных схем. 3.5 Униварсальный синхронно-асинхронный приемопередатчик Микропроцессор взаимодействует с перифирийными устройствами, принимающими и передающими данные в последовательной форме. В процессе этого взаимодействия процессор должен выполнять преобразование параллельного кода в ...

Скачать
54237
0
5

... законом Амдала:N/log2N. Рассмотрим подробнее суть конфликтов на шине.Сетевая ОС должна управлять каждым процессором и,следовательно, взаимодействием процессора с внутренними вызовами и периферийными устройствами на шине(поэтому,собственно, производительность и не растет линейно).Когда нить в однопроцессорной системе не может более выполняться до осуществления некоторого условия,процессор ...

Скачать
18230
2
1

... ввода/вывода (РВ/В) двухразрядный, управляется сигналами ЗпРВ/В и ЧтРВ/В. Кроме того, регистры ввода и ввода/вывода управляются сигналом запись в регистр ввода из периферийного устройства. Принципиальная схема устройства показана на рисунке 1.2.(стр.4). Дешифратор адреса реализован микросхемами К1533ЛН1, К1533ЛА2 и К555ЛЛ1. В дешифраторе используется простая логика, поэтому описывать подробно ...

0 комментариев


Наверх