Тракт обработки широкополосного сигнала яркости YH

2. Тракт обработки широкополосного сигнала яркости YH.

Сигнал YH со входа микропроцессора поступает на g-корректор (который является аналогичным g-корректору в тракте обработки сигналов цветности), а затем на DL на одну строку и LPF, находящиеся вне микросхемы CXA1391. Далее сигнал YH вновь попадает в микропроцессор, где, усилившись на усилителе GC, подается одновременно на выход YH OUT 1 и на сумматор, на который также поступает незадержанный сигнал YH. В результате суммирования получается сигнал YH2, который идет на выход микросхемы YH OUT 2.

Теперь можно рассмотреть тракт вертикальной апертурной коррекции. Его основной частью является блок KNEE & VAP, на который подаются следующие сигналы: узкополосный сигнал Y0 – полученный в результате сложения сигналов S1 и S2, Y1 – задержанный сигнал Y0, Y2 – задержанный одну строку сигнал Y1 (рис. 4.19).

Апертурная коррекция заключается в компрессии больших выбросов амплитуды сигнала. Для компрессии применяется операция экспонирования.

Функциональная схема

Рисунок 4.19.

Графически функцию KNEE можно отобразить так:

Рисунок 4.20.

Чем больше амплитуда входного сигнала, тем сильнее он компрессируется.

Выходной сигнал VCS подается одновременно на выход VAP OUT и на сумматор для подавления больших выбросов цветности.

3. Тракт обработки управляющего сигнала CS.

Со входа микросхемы CS IN сигнал подается на сумматор, на втором входе которого находится сигнал VCS.

Сумматор построен на логическом элементе И:

CS

Рисунок 4.21.

Выходной сигнал подается на выход CS OUT.

Следующим функциональным блоком является микросхема CXA1592, на которой построен кодер PАL. Упрощенная функциональная схема этой микросхемы показана на рисунке 4.22.

Функциональная схема микросхемы CXA1592.

Рисунок 4.22.

Эта микросхема задействована частично, поскольку цветоразностные сигналы R-Y и B-Y не подаются на нее.

Сигнал YH2 подается на микросхему CXA1592 одновременно на два входа, причем на один из них он поступает с задержкой. Это необходимо для реализации горизонтальной апертурной коррекции (HAP). YH1 поступает на вход микросхемы CXA1592 также с задержкой. Внутри микросхемы происходит суммирование сигналов YH1, YH2, который прошел через функциональный узел HAP, и сигнала VAP. Полученный в результате суммирования сигнал усиливается и проходит через функциональные узлы, где к нему замешиваются все необходимые синхроимпульсы, а затем через сумматор поступает на выход микросхемы CXA1592.

Теперь мы рассмотрим функциональный блок электронного ключа. Построим электронный ключ на базе трех мультиплексоров SN74H257. Функциональная схема электронного ключа приведена на рисунке 4.23 [ 10 ].

Каждая из микросхем состоит из четырех двухвходовых селекторов-мультиплексоров с тремя состояниями на выходе. Каждый из четырех мультиплексоров имеет по два входа данных. Для их выбора служит вход выбора данных SED. На этот вход мы подаем импульсы с частотой 50 Гц с синхрогенератора. В момент: когда на вход SED подано напряжение низкого уровня, выбираются входы DN.0 одновременно всех четырех мультиплексоров, а когда на входе SED оказывается напряжение высокого уровня, тогда выбираются входы DN.1 всех четырех мультиплексоров одновременно. Информация на выход микросхемы передается без инверсии.

На вход разрешения EZ подается напряжение высокого уровня, тем самым мы разрешаем проход данных на выходы D0 – D3.

Функциональная схема электронного ключа на базе микросхемы SN74H257.

Рисунок 4.23.

Применяемый в разработке сумматор выходных сигналов построен на двух корпусах микросхем CD4052. Эти микросхемы являются демультиплексорами, содержащими по 8 каналов коммутации цифровых и аналоговых сигналов, которые организованы как четырехканальный дифференциальный коммутатор (рис. 4.24) [ 13 ].

Этот демультиплексор управляется двухразрядным кодом (SEC и SED). На вход разрешения SED подается напряжение высокого уровня, а на вход разрешения SEC подается сигнал частотой 50 Гц с синхрогенератора. Когда на входе SEC находится напряжение с низким потенциалом, выбираются входы 3C и 3D, а когда с высоким - обеспечивается коммутация входов 4C и 4D.

Функциональна схема демультиплексора CD4052.

В

EI

Рисунок 4.24.

Этот демультиплексор управляется двухразрядным кодом (SEC и SED). На вход разрешения SED подается напряжение высокого уровня, а на вход разрешения SEC подается сигнал частотой 50 Гц с синхрогенератора. Когда на входе SEC находится напряжение с низким потенциалом, выбираются входы 3C и 3D, а когда с высоким - обеспечивается коммутация входов 4C и 4D.