Напівдуплексний режим

2.2.  Напівдуплексний режим

Відомі інтерфейси дозволяють організувати обмін інформацією в симплексному, напівдуплексному, дуплексному режимах. Для випадку зв’язку двох абонентів в симплексному режимі тільки один з двох абонентів може ініціювати в любий момент часу передачу інформації по інтерфейсу (рисунок 2.3, а).

Для випадку зв’язку абонентів у напівдуплексному режимі будь-який абонент може розпочати передачу інформації іншому, якщо лінія зв’язку інтерфейсу при цьому виявляється вільною (рисунок 2.3, б).

Для випадку зв’язку абонентів у дуплексному режимі кожний абонент може розпочати передачу інформації іншому в довільний момент часу (рисунок 2.3, в).

Для випадку  абонентів у мультиплексному режимі в довільний момент часу зв’язок може бути здійснено між парою абонентів у будь-якому, але єдиному напрямі від одного з абонентів до іншого (рисунок 2.3, г).

Система міжконтролерного обміну розрахована на обмін інформацією між двома ППІ, причому інформація спочатку з пам’яті одного пристрою передається другому, а потім навпаки.

а)

A B

б)

A B

в)

A B

г)

1 2 n-1 n

а) – симплексний, б) – напівдуплексний,

в) – дуплексний, г) – мультиплексний.

Рисунок 2.3 - Режими обміну інформацією

3 Аналіз елементної бази

3.1 Універсальний синхронно-асинхронний приймач-передавач

Мікросхема КР580ВВ51 являє собою однокристальний програмований пристрій для синхронно-асинхронних приймально-передавальних каналів послідовного зв’язку.

УСАПП перетворює паралельний код, який одержує з шини даних, на послідовний потік символів зі службовими бітами і видає його до каналу зв’язку з різною швидкістю, а також виконує зворотне перетворення.

Приймач-передавач може працювати у п’яти режимах:

-  асинхронне передавання;

-  асинхронне приймання;

-  синхронне передавання;

-  синхронне приймання із внутрішньою синхронізацією;

-  синхронне приймання із зовнішньою синхронізацією.

Швидкість передавання під час обміну інформацією у синхронному режимі може сягати 56000 біт/с, у асинхронному – 9600 біт/с. Довжина слів, що передаються – 5 ... 8 біт.

Основними сигналами управління є: WR, RD, C/D, CS. Вхідні сигнали WR та RD визначають напрямок потоку інформації, що передається з шини даних мікропроцесора до УСАПП чи навпаки. Вхідний сигнал C/D разом із сигналами WR, RD та CS визначає вид інформації, що поступає до мікросхеми чи до каналу даних.

Послідовність записування інструкції команди та інструкції режиму, синхросимволів та даних для запуску мікросхеми наведена у таблиці 3.1. При цьому синхросимвол може бути один чи обидва взагалі відсутні, що визначається інструкцією режиму.

Таблиця 3.1 - Послідовність завантаження УСАПП

З таблиці 3.1 видно, що безпосередньо після скидання потрібно записати інструкцію режиму, тобто до регістра режиму записується перше слово управління для синхронного чи асинхронного режиму.

Оскільки в технічному завданні на курсовий проект задано асинхронний режим передачі, то слово управління буде мати вигляд, наведений на рис.3.1:

Рисунок 3.1 - Формат інструкції для асинхронного режиму

Відповідно до наведенної структури виберемо формат слова управління, наведений у табл. 3.2:

Таблиця 3.2 - Формат слова управління

D7	D6	D5	D4	D3	D2	D1	D0
1	0	0	0	1	1	0	1

Розряди D0 та D1 визначають асинхронний режим. Це поле також визначає швидкість приймання та передавання інформації, яку ми вибираємо рівною 1:1.

Розряди D2 та D3 визначають довжину (кількість бітів даних) слова, що передається чи приймається.

Розряди D4 та D5 здійснюють управління контролем парності. Біт контроля парності додається до бітів даних (не входить у довжину слова). Контроль парності не використовується.

Розряди D6 та D7 визначають кількість стоп-бітів, які вводяться після біту контролю і призначені для фіксації закінчення посилання даних. Довжину стоп-біта вибираємо рівною півтора. Після запису інструкції режиму записується інструкція команди, формат якої наведений на рисунку 3.2.

Рисунок 3.2 - Формат інструкції команд

У системах передавання даних часто необхідно контролювати стан сигналів під час виконання операції. Формат регістра станів наведений на рисунку 3.3.

Рисунок 3.3 - Формат регістра стану

Біт D4 встановлюється в одиницю у випадках:

-  читання наступної кодової комбінації з лінії зв’язку, коли попередня комбінація мікропроцесором зчитана не була;

-  у синхронному режимі роботи із внутрішньою синхронізацією, коли попередня кодова комбінація відповідала першому синхросимволу, а наступна не відповідає другому синхросимволу;

-  під час читання даних чи стану у випадку внутрішнього пересилання інформації чи синхросимволів.

Помилки не переривають роботи мікросхеми. Тригери встановлюються до початкового стану інструкцією команди. Читання стану дозволяє використовувати дану мікросхему не лише у режимі переривань, але й у режимі програмного опитування прапорів.

Прямим аналогом цієї мікросхеми є I8251 фірми Intel Corp .