Построение и расчет ячейки ЭСППЗУ

4.2.3 Построение и расчет ячейки ЭСППЗУ

Модель ячейки представлена на рисунке 16. Ее моделирование проводилось со всеми предложенными выше схемами замещения. Однако в силу сложности обеспечения параметров туннельного окисла с помощью систем параметров элементов входящих в состав этих схем замещения была найдена еще одна. В основе этой схемы замещения лежит источник тока управляемый напряжением. Причем схема состоит из двух таких источников, включенных параллельно, но с разными направлениями токов. Такое включение позволяет заменить туннельный окисел при обеих полярностях напряжения в режимах стирания и записи информации. Замещение туннельного окисла, таким образом, позволяет точно описать токовую характеристику и исключить влияние каких-либо других параметров из системы параметров других схем замещения, таких как емкость, сложность обеспечения требуемого порогового напряжения и т.д.

Результаты построения токовой характеристики источников замещающих туннельный окисел в модели, в сравнении с измеренными на образцах, приведены на рисунке 17. Как видно из рисунка обе характеристики совпадают с высокой точностью.

Разработанная модель представлена на рисунке 18, а на рисунке 19 представлены SPICE-параметры этой модели. В этой схеме два источника тока управляемых напряжением G₁ и G₂ моделируют параметры туннельного окисла, транзистор М₁₁₂ является транзистором выборки, а транзистор М₁₁₁ активным транзистором-транзистором с плавающим затвором. Емкость С₁ между плавающим и управляющим затворами представленная на рисунке 20 и рассчитывается по формуле(22), емкость C₁₄ рассчитывается по формуле (23) и представлена на рисунке 21

C₁₅=(e * e₀ * W_cf* L_f)/d₁ (23)

C₁₄=(e * e₀ * W_cf* 2L_перекр)/d₁ (24)

Где W_cf–это ширина области перекрытия. L_f и L_перекр - длина области перекрытия, а d₁ –это толщина диэлектрика между затворами.

Емкость C₁₇, показанная на рисунке 22 рассчитывается по формуле (24) и учитывается в расчете внутренних емкостей транзистора М₁₁₁. Активная емкость нырка без учета емкости туннельного окисла рассчитывается по формуле (25) и показана на рисунке 23.

C₁₇=(e * e₀ * W_к * L_к)/d₁ (25)

C₁₆=(e * e₀ * W_к * L_н)/d₁ (26)

Где W_к ширина канала, а L_к и L_н длина канала и нырка соответственно.

Фактическая же емкость туннельного окисла показана на рисунке 24 и рассчитывается по формуле (26).

C₁₈=(e * e₀ * W_т.о. * L_т.о.)/d₁ (27)

Где W_т.о. и L_т.о ширина и длина туннельного окисла соответственно

Рисунок 17

Рисунок 18

C14 1 2 0.005P

C15 2 3 0.3P

C16 4 2 0.04P

C17 4 4 .1P

C18 4 2 0.005P

G5 4 2 TABLE {V(4,2)} =

+(0,0)(1,0)(2,0)(3,0)(4,0)(5,0)(6,0)(7,0)(8,10N)(8.5,50N)(9,200N)(9.5,600N)(9.8

+ ,1000N)(20,13U)(25,19U)

G6 2 4 TABLE {V(2,4)} =

+(0,0)(1,0)(2,0)(3,0)(4,0)(5,0)(6,0)(7,0)(8,10N)(8.5,50N)(9,200N)(9.5,600N)(9.8

+ ,1000N)(20,13U)(25,19U)

M111 4 2 1 0 12MSC L=2U W=3U

M112 5 6 4 0 12MSC L=4U W=5U

M115 1 7 0 0 12MSC L=1.4U W=6U

RG5 4 2 1G;added by G5

RG6 2 4 1G;added by G6

V1 6 0 PWL 0M 0 1M 5 9M 5 11M 5 19M 5 21M 15 29M 15 31M 5 40M 5

V2 3 0 PWL 0M 0 1M 14 9M 14 11M 0 19M 10 21M 0 29M 0 31M 0 {40M -10}

V3 7 0 PWL 0M 0 9M 0 11M 5 19M 5 21M 0 29M 0 31M 5 40M 5

V4 5 0 PWL 0M 0 9M 0 11M 5 19M 5 21M 15 29M 15 31M 5 40M 5

**** sram32k*8

.MODEL 12MSC NMOS (LEVEL=3 VTO=650M L=1.4U W=50U GAMMA=350M LAMBDA=20M RD=30

+ RS=30 IS=0 PB=750M CGSO=200P CGDO=200P CJ=360U CJSW=350P MJSW=250M TOX=25N

+ NSUB=4.000000E+016 TPG=1 XJ=350N LD=220N WD=200N UO=550 VMAX=150K DELTA=3.7

+ THETA=35M ETA=15M KAPPA=700M T_MEASURED=27)

*.OPTIONS ACCT LIST OPTS ABSTOL=1UA CHGTOL=.01pC CPTIME=1G DEFL=100u DEFW=100u

+ DIGDRVF=2 DIGDRVZ=20K DIGERRDEFAULT=20 DIGERRLIMIT=10000 DIGFREQ=10GHz

+ DIGINITSTATE=0 DIGIOLVL=2 DIGMNTYMX=2 DIGMNTYSCALE=0.4 DIGOVRDRV=3

+ DIGTYMXSCALE=1.6 GMIN=1p ITL1=100 ITL2=50 ITL4=10 ITL5=0 LIMPTS=0 PIVREL=1m

+ PIVTOL=.1p RELTOL=1m TNOM=27 TRTOL=7 VNTOL=1u WIDTH=80

.END

Рисунок 19

Рисунок 20

Рисунок 21

Рисунок 22

Рисунок 23

Рисунок 24

Для оценки возможностей модели ячейки разработана схема для расчета ее характеристик. Сигналы, обеспечивающие работу ячейки в составе ЭСППЗУ, имитируются источниками V₁…V₃.

Временная диаграмма построена таким образом, что сначала осуществляется стирание информации, а потом чтение – определение порогового напряжения после стирания информации, запись информации и опять чтение. При этом, изменяя амплитуды и длительность сигналов источников V₁…V₃ можно оценить все необходимые параметры ячейки ЭСППЗУ в реальных режимах работы устройства и определить пороговые напряжения, токи считывания информации для определения необходимого порогового напряжения на управляющем затворе для обеспечения устойчивого напряжения во всем диапазоне питающих напряжений. Модель позволяет оптимизировать соотношения геометрических размеров элементов ячейки и минимизировать ее площадь по заданным параметрам технологической структуры элементов.

Пример расчета приведен на рисунке 25, результаты же расчета в сравнении с измеренными параметрами приведены на таблице 1. Данные приведены для длительности времени программирования 1ms.

Как видно из таблицы 1 результаты лежат достаточно близко к измеренным. За тестовую ячейку преднамеренно выбирается запоминающая ячейка экспериментальных образцов микросхем, оптимизация конструкции которых проводится на основе экспериментальных данных и занимает значительный отрезок времени и требует больших финансовых затрат.

Сравнительный анализ полученных и экспериментальных результатов показывает, что ячейка требует оптимизации, т.к. при задании уровня напряжения на управляющем затворе равного 1,5 В пороговое напряжение активного транзистора с плавающим затвором превышает его только при U_прогр³14 В.

Для принятой технологической структуры это значение напряжения программирования является граничным, т.е. область работоспособности микросхемы будет ограниченной особенно в области низких значений питающих напряжений, что подтверждается результатами измерения образцов кристаллов микросхем ЭСППЗУ.

Для улучшения ситуации необходимо либо увеличить U_прогр , либо изменить соотношение емкостей управляющего и плавающего затворов в сторону увеличения емкости управляющего затвора, либо изменить конструкцию и схемотехнику узлов интегральной схемы с целью снижения напряжения на управляющем затворе в режиме чтения.

Таблица 4.1

СПИСОК ИСПОЛЬЗУЕМОЙ ЛИТЕРАТУРЫ

1.    Статьи из IEEE JOURNAL OF SOLID-STATE CIRCUITS:

2.    “A 16kbit EEPROM Using n-Channel Si-Gate MOS Technology” June1980, number 3, vol. sc-15; TAYAAKI HAGIWARA, YUJI YANSUDA, RYUJI KONDO, SHIN-ICHI MINAMI, TOSHIRO AOTO, and YOKICHI ITOH.

3.    “ A 16kbit EEPROM Employing New Array Architecture and Designed-In Reliability Features” October1982, number 5, vol. sc-17; GIORA YARON, S. JAYASIMHA PRASAD, MARK S. EBEL, and BRUCE M. K. LEONG.

4.    “ A 128kbit Flash EEPROM Using Double-Polysilicon Technology” October1987, number 5, vol. sc-22; GHEORGHE SAMASHISA, CHIEN-SHENG SU, YU SHENG KAO, GEORGE SMARANDOIU, CHENG-YUAN MICHAEL WANG, TINGWONG, CHENMING HU.

5.    “A 50-ns CMOS 256K EEPROM ” October 1988 number 5 vol.23; TAH-KANG J.TING, THOMAS CHANG,TIEN LIN,CHING S. JENQ,KENNETH L. C. NAIFF.

6.    “An 80ns 32K EEPROM Using the FETMOS Cell”October1982 number 5, vol. sc-17 ;CLINTON KUO,JOHN R. YEARGAIN,WILLIAM J. DOWNEY,KERRY A.ILGENSTEIN,JEFFREY R.JORVIG,STEPHEN L.SMITH,ALAN R. BORMANN.

7.    “An Enhanced 16K EEPROM” October 1982 number 5 vol.sc-17; LUBIN GEE, PEARL CHENG, YOGENDRA BOBRA,RUSTAM MENTA.

8.    “A 5-V-ONLY one-Transistor 256K EEPRON with Rage-Mode Erase” August 1989 number 4 vol.24; TAKESHI NAKAYAMA, YOSHIKAZU MIYAWAKI, KAZUO KOBAYASHI, YASUSHI TERADA, HIDEAKI ARIMA,TAKAYUKI, MATSUKAWA,TSUTOMU YOSHIHARA.

9.    “An Experimental 4-Mbit CMOS EEPROM with a NAND-structured Cell” October 1989 number 5 vol.24;MASAKI MOMODOMI,YASUO ITOH,RIICHIRO SHIROTA,YOSHIHISA IWATA,RYOZO MAKAYAMA,RYOUHEI KIRISAWA,TOMOHARU TANAKA,SEIICHI ARITOME,TETSUO ENDOH,KAZUNORI OHUCHI,FUJIO MASUOKA.

10.  “120-ns 128K /8bit/64K/16bit CMOS EEPROM’S” October 1989 number 5 vol.24;YASUSHI TERADA, KAZUO KOBAYASHI,TAKESHI NAKAYAMA,MASANORI HAYASAIKOSHI,YOSHIKAZU MIYAWAKI,NATSUO AJIKA, HIDEAKI ARIMA,TAKAYUKI MATSUKAWA,TSUTOMU YOSHIHARA.

11.  “Yield and Reliability of MNOS EEPROM Products” December 1989 number 6 vol.24 ; YOSHIAKI KAMIGAKI,CHIN-ICHI MINAMI,TAKAAKI HAGIWARA,KAZUNORI FURUSAWA,TAKESHI FUURUNO,KEN UCHIDA,MASAAKI TERASAWA,KOUBU YAMAZAKI.

12.  “A High-Density NAND EEPROM with Block-Page Programming for Microcomputer Applications” April 1990number 2 vol.25 ;YOSHIHISA IWATA,MASAKI MOMODOMI,TOMOHARU TANAKA,HIDEKO OODAIRA,YASUO ITOH,RYOZO NAKAYAMA,RYOUHEI KIRISAWA,SEIICHI ARITOME,TETSUO ENDOH, RIICHIRO SHIROTA,KAZUNORI OHUCHI,FUJO MASUOKA.

13.  “A 60-ns 16Mb Flash EEPROM with Program and Erase Sequence Controller” November 1991 number 11 vol.26;TAKESHI NAKAYAMA,SHIN-ICHI KOBAYASHI,YOSHIKAZU MIYAWAKI,YASUSHI TERADA,NATSUO AJIKA,MAKOTO OHI,HIDEAKI ARIMA,TAKAYUKI MATSUKAWA,TSUTOMU YOSHIHARA,KIMIO SUZUKI.

14.  “A Dual-Mode Sensing Scheme of Capacitor-coupled EEPROM Cell” April 1992 number 4 vol.27; MASANORI HAYASUIKOSHI ,HIDETO HIDAKA,KAZUTAMI ARIMOTO, KAZUYASU FUJISHIMA.

15.  “A 512-kb Flash EEPROM Embedded in a 32-b Microcontroller” April 1992 number 4 vol.24; CLINTON KUO,MARK WEIDNER,THOMAS TOMS,HENRY CHOE,KO-MIN CHANG,ANN HARWOOD,JOSEPH JELEMENSKY,PHILIP SMITH.

16.  “A 5-v-Only Operation0.6 mm Flash EEPROM with Row Decoder Scheme in Triple-Well Structure” November 1998 number 11 vol.27; AKIRA UMEZAWA ,SHIGERU ATSUMI,MASAO KURIYAMA,HIRONORI BANDA,KEN-ICHI IMAMIYA,KIYOMI NARUKE,SEIJI YAMADA,ETSUSHI OBI,MASAMITSU OSHIKIRI,TOMOKO SUZUKI,SUMIO TANAKA.

17.  “High-Voltage Regulation and Process Consideration for High-Density 5V-Only EEPROM’S ”October 1983 number 5 vol. sc-18; DUANE H . OTO,VINOD K. DHAM, KEITH H. GUDGER,MICHAEL J. REITSMA, GEOFFREY S. GONGWER,YAW WEN HU,JAY F. OLUND,H.STANLEY JONES,SIDNEY T. K. NIEH.

18.  “A 16 kbit Smart 5V-Only EEPROM with Redundancy”. October 1983 number 5 vol.sc-18;ELROY M. LUCERO,NAGESH CHALLA ,JULIAN FIELDS,JR.

19.  “A 35-ns 64K EEPROM” October 1985 number 5 vol.sc-20;CAMPBELL,DAVID L. TENNANT ,JAY F.OLUND,ROBERT B. LEFFERTS,BRENDAN T. CREMEN,PHILIP A. ANDREWS.

20.  “A Temperature-and Process Tolerant 64K EEPROM .”October 1985 number 5 vol.sc-20;COLIN S.BILL,PAUL I. SUCIU, MICHAEL S. BRINER, DARRELL D. RINERSON.

21.  “An Experimental 5-V-Only 256-kbit CMOS EEPROM with a High-Performance Single-Polysilicon Cell”. October 1986 number 5 vol.sc-21; JUN-ICHI MIYAMOTO, JUN-ICHI TSUJI-MOTO,NAOHIRO MATSUKAWA,SHIGERU MORITA,KAZUYOSI SHINADA,HIROSHI NOZAWA,TETSUA IIZUKA.

22.  “A Four-state EEPROM using Floating-Gate Memory Cells ”June 1987 number 3 vol.sc-22; CHRISTOPH BLEIKER, HANS MELCHIOR.77