4. MULTIBUS

Структура магистрали, обеспечивающей сопряжение всех аппа-

ратных средств, является важнейшим элементом вычислительной

системы. Магистраль позволяет многочисленным компонентам сис-

темы взаимодействовать друг с другом. Кроме того, в структуру

магистрали заложены возможности возбуждения прерываний, ПДП,

обмена данными с памятью и устройствами ввода-вывода и т. д.

Магистраль общего назначения MULTIBUS фирмы Intel представ-

ляет собой коммуникационный канал, позволяющий координировать

работу самых разнообразных вычислительных модулей. Основой ко-

ординации служит назначение модуля системы MULTIBUS атрибутов

ведущего и ведомого.

4.1 Магистрали MULTIBUS I/II.

Одним из наиболее важных элементов вычислительной системы

является структура системной магистрали, осуществляющей сопря-

жение всех аппаратных средств. Системная магистраль обеспечи-

вает взаимодействие друг с другом различных компонентов систе-

мы и совместное использование системных ресурсов. Последнее

обстоятельство играет важную роль в существенном увеличении

производительности всей системы. Кроме того, системная магист-

раль обеспечивает передачу данных с участием памяти и уст-

ройств ввода-вывода, прямой доступ к памяти и возбуждение пре-

рываний.

Системные магистрали обычно выполняются таким образом, что

сбои проходящие в других частях системы, не влияют на их функ-

ционирование. Это увеличивает общую надежность системы. Приме-

рами магистралей общего назначения являются предложенные фир-

- 19 -

мой Intel архитектуры MULTIBUS I и II, обеспечивающие коммуни-

кационный канал для координации работы самых разнообразных вы-

 числительных модулей.

MULTIBUS I и MULTIBUS II используют концепцию "ведущий-ве-

домый". Ведущим является любой модуль, обладающий средствами

управления магистралью. Ведущий с помощью логики доступа к ма-

гистрали захватывает магистраль, затем генерирует сигналы уп-

равления и адреса и сами адреса памяти или устройства вво-

да-вывода. Для выполнения этих действий ведущий оборудуется

либо блоком центрального процессора, либо логикой, предназна-

ченной для передачи данных по магистрали к местам назначения и

от них. Ведомый - это модуль, декодирующий состояние адресных

линий и действующий на основании сигналов, полученных от веду-

щих; ведомый не может управлять магистралью. Процедура обмена

сигналами между ведущим и ведомым позволяет модулям различного

быстродействия взаимодействовать через магистраль. Ведущий ма-

гистрали может отменить действия логики управления магист-

ралью, если ему необходимо гарантировать для себя использова-

ние циклов магистрали. Такая операция носит название "блокиро-

вания" магистрали; она временно предотвращает использование

магистрали другими ведущими.

Другой важной особенностью магистрали является возможность

подключения многих ведущих модулей с целью образования многоп-

роцессорных систем.

MULTIBUS I позволяет передать 8- и 16 разрядные данные и

оперировать с адресами длиной до 24 разрядов.

MULTIBUS II воспринимает 8-, 16- и 32-разрядные данные, а

адреса длиной до 32 разрядов. Протоколы магистралей MULTIBUS I

- 20 -

и II подробно описаны в документации фирмы Intel, которую сле-

дует тщательно изучить перед использованием этих магистралей в

какой - либо системе.

4.2 MULTIBUS I

MULTIBUS I фирмы Intel представляет собой 16-разрядную мно-

гопроцессорную систему, согласующуюся со стандартом IEEE 796.

На рис. 5 приведена структурная схема сопряжения с магистралью

MULTIBUS I. На рисунке не показана локальная шина и локальные

ресурсы МП 80386.

Рисунок 5 расположен на следующей странице.

Рис.5

- 21 -

╔═════════════╗

┌──────────────────────────────────────_║ ║

│ ┌────────────────────────╢ ║─────┐

│ │ ┌──────────────────────╢ 80386 ╟───┐ │

│ │ │ ┌─────────\ ║ │ │ Разре-

│ │ │ │ ┌───────/ ║ │ │ шение

│ │ │ │ │ ╚═╤═╤═════════╝ │ │ байта

│ Состояние│ │ Данные │ │ Адрес │ └───────┐ │ │

│ МП 80386│ │ МП 80386│ │ МП 80386│ ┌─────┐ │ │ │

│ │ │ │ │ │ │ │ │ │ │

│ │ │ │ │ │ │ │ │  │ │

 ┌──┴──────┐ ┌───\─/──┐ │ │ ┌─────\─/ ──┐ │ │ ┌──\─/──┐

 │Генератор│ │ Логика │ │ │ │ Дешифратор│ │ │ │Логика │

 │состояния│ │S0#-S1# │ │ │ │ адреса │ │ │ │ А0/А1 │

 │ожидания │ │ │ │ │ └──────┬────┘ │ │ └──┬─┬──┘

 └─────‑───┘ └───┬────┘ │ │ │ │ │ │ │

│ ┌─────────┴────┐ │ │ │ │ │ │ │

┌─┴─┼─────────┬────┼─────────┼─┼──────────┘ │ │ │ │

┌──­───­───┐ ┌──­────­───┐ ┌─\ /──────┐ ┌\─/─────\─/──┐

│ Арбитр │ │ Контроллер│ │ Приемо- │ │ Адресные │

│магистрали│ │ магистрали│ │передатчик│ │ фиксаторы │

│ 82289 │ │ 82286 │ │ данных │ └─────────────┘

└──────────┘ └───────────┘ └──────────┘ ‑ ‑

‑ ‑ ‑ ‑ Данные │ │ Адрес

│ │ │ │ MULTIBUS │ │ MULTIBUS

­ ­ ­ ­ ­ ­

═════════════════════════════════════════════════════════════════

MULTIBUS I

- 22 -

4.3 Пример интерфейса магистрали MULTIBUS I

Один из способов организации взаимодействия между МП 80386

и магистралью MULTIBUS I заключается в генерации всех сигналов

MULTIBUS I c помощью программируемых логических матриц (ПЛМ) и

схем ТТЛ. Проще использовать интерфейс, совместимый с МП


Информация о работе «Обзор процессоров и шин ПВМ начиная с 386 машин»
Раздел: Компьютерные науки
Количество знаков с пробелами: 82626
Количество таблиц: 0
Количество изображений: 0

Похожие работы

Скачать
177455
0
22

... : -производитель чипсет, если возможно – модель материнской платы; -тактовые частоты процессора, памяти, системных шин; -названия, параметры работы всех системных и периферийных устройств; -расширенная информация о процессоре, памяти, жестких дисках, 3D-ускорителе; -разнообразные параметры программной среды: ОС, драйверы, процессы, системные файлы и т.д.; -информация о поддержке видеокартой ...

Скачать
94709
9
3

... привилегированных инструкций или операций, которые можно выполнять только при определенных уровнях CPL и IOPL (биты 13 и 14 регистра флагов). ГЛАВА 2 Архитектура 32-разрядных процессоров История 32-разрядных процессоров началась с процессора Intel386. Эти процессора вобрали в себя все свойства своих 16-разрядных предшественников 8086/88 и 80286 для обеспечения программной совместимости с ...

Скачать
19633
0
0

нальные компьютеры. Принцип работы кэш-памяти заключается в следующем. Процессор редко использует весь объем ОЗУ практически одновременно. Скакать из одного угла памяти в другой, периодически пошвыриваясь по всему ее объему – это не лучший способ использования ресурсов компьютера. Зачастую все обращения процессора к памяти сосредоточены в небольшой области (как показывает статистика – 5-10% от ...

0 комментариев


Наверх