Навигация
4.7 MULTIBUS II
Архитектура системы MULTIBUS II является процесорно-незави-
симой. Она отличается наличием 32-разрядной параллельной сис-
темной магистралью с максимальной скоростью передачи 40
Мбайт/с, недорогой последовательной системной магистрали и
быстродействующей локальной магистрали для доступа к отдельным
платам памяти. MULTIBUS II включает пять магистралей Intel: 1)
локального расширения (iLBX II), 2) многоканального доступа к
памяти, 3) параллельную системную (iPSB), 4) последовательную
системную (iSSB) и 5) параллельную расширения ввода-вывода
(iSBX).
Структура с несколькими магистралями имеет преимущества пе-
ред одномагистральной системой. В частности каждая магистраль
- 30 -
оптимизирована для выполнения определенных функций, а опера-
ции на них выполняются параллельно. Кроме того, магистрали, не
используемые в конкретной системе, могут быть исключены из ее
архитектуры, что избавляет от неоправданных затрат. Три ма-
гистрали из перечисленных кратко описаны ниже.
4.7.1 Параллельная системная магистраль iPSB.
Параллельная системная магистраль iPSB используется для
межпроцессорных пересылок данных и взаимосвязи процессоров.
Магистраль поддерживает пакетную передачу с максимальной пос-
тоянной скоростью 40 Мбайт/с.
Связной магистрали представляет собой плату, объединяющую
функциональную подсистему. Каждый связной магистрали должен
иметь средства передачи данных между МП 80386, его регистрами
межсоединений и магистралью iPSB. Магистраль iPSB представляет
каждому связному магистрали четыре пространства адресов: 1)
обычного ввода-вывода, 2) обычной памяти 3) пространство памя-
ти объемом до 255 адресов для передачи сообщений и 4) прост-
ранство межсоединений. Последнее обеспечивает графическую ад-
ресацию, при которой идентификация связного магистрали (платы)
осуществляется по номеру позиции, на которой установлена пла-
та. Поскольку МП 80386 имеет доступ только к пространствам па-
мяти или ввода-вывода, пространства сообщений и межсоединений
следует отображать на первые два пространства.
Операции на магистрали iPSB осуществляются посредством трех
циклов магистрали. Цикл арбитража определяет следующего вла-
- 31 -
дельца магистрали. Этот цикл состоит из двух фаз: фазы приня-
тия решения, на которой определяется приоритет для управления
магистралью, и фазы захвата, когда связной с наивысшим приори-
тетом начинает цикл пересылки.
Второй цикл магистрали iPSB - цикл пересылки, реализует пе-
ресылку данных между владельцем и другим связным. Третий цикл
iPSB - цикл исключения, указывает на возбуждение исключения в
течении цикла пересылки.
4.7.2 Магистраль локального расширения iLBX II
Магистраль локального расширения iLBX II является быстро-
действующей магистралью, предназначенной для быстрого доступа
к памяти, расположенной на отдельных платах. Одна магистраль
iLBX II поддерживает либо две процессорные подсистемы плюс че-
тыре подсистемы памяти, либо одну процессорную подсистему плюс
пять подсистем памяти. При необходимости иметь большой объем
памяти система MULTIBUS II может включать более одной магист-
рали iLBX II. В системе на базе МП 80386 с тактовой частотой
16 МГц типичный цикл доступа iLBX требует 6 циклов ожидания.
Для магистрали iLBX характерны 32-разрядная шина данных и
26-разрядная шина адресов. Поскольку эти шины разделены, воз-
никает возможность конвейерных операций в цикле пересылки. К
дополнительным особенностям магистрали iLBX относятся: 1) од-
нонаправленное подтверждение при быстрой пересылке данных, 2)
пространство межсоединений (для каждого связного магистрали),
через которое первичный запрашивающий связной инициализирует и
- 32 -
настраивает всех остальных связных магистрали, и 3) средство
взаимного исключения, позволяющее управлять многопортовой па-
мятью.
4.7.3 Последовательная магистраль iSSB
Относительно дешевая последовательная системная магистраль
iSSB может использоваться вместо параллельной системной ма-
гистрали iPSB в тех случаях, когда не требуется высокая произ-
водительность последней. Магистраль iSSB может содержать до 32
связных магистрали, распределенных на длине максимум 10 м. Уп-
равление магистралью ведется с помощью стандартного протокола
множественного доступа с опросом несущей и разрешением конф-
ликтов (CSMA/CD). Связные магистрали используют этот протокол
для передачи данных по мере своей готовности. В случае однов-
ременного инициирования передачи двумя или несколькими связны-
ми вступает в действие алгоритм разрешения конфликтов обеспе-
чивающий справедливое предоставление доступа всем запрашиваю-
щим связным.
Похожие работы
... : -производитель чипсет, если возможно – модель материнской платы; -тактовые частоты процессора, памяти, системных шин; -названия, параметры работы всех системных и периферийных устройств; -расширенная информация о процессоре, памяти, жестких дисках, 3D-ускорителе; -разнообразные параметры программной среды: ОС, драйверы, процессы, системные файлы и т.д.; -информация о поддержке видеокартой ...
... привилегированных инструкций или операций, которые можно выполнять только при определенных уровнях CPL и IOPL (биты 13 и 14 регистра флагов). ГЛАВА 2 Архитектура 32-разрядных процессоров История 32-разрядных процессоров началась с процессора Intel386. Эти процессора вобрали в себя все свойства своих 16-разрядных предшественников 8086/88 и 80286 для обеспечения программной совместимости с ...
нальные компьютеры. Принцип работы кэш-памяти заключается в следующем. Процессор редко использует весь объем ОЗУ практически одновременно. Скакать из одного угла памяти в другой, периодически пошвыриваясь по всему ее объему – это не лучший способ использования ресурсов компьютера. Зачастую все обращения процессора к памяти сосредоточены в небольшой области (как показывает статистика – 5-10% от ...
0 комментариев