Генерация системного такта

3.5 Генерация системного такта

§     Временной дискретой для ядра C166 является период такта, равный 50 нс при тактовой частоте 20 МГц. Большая часть команд C166 исполняются за два такта, т.е. за 100 нс. Для достижения номинального быстродействия внутренний такт должен иметь скважность 50%, что не всегда может быть получено при тактировании от кварцевого резонатора. При несовпадении длительностей высокого и низкого уровня тактового сигнала временная дискрета определяется по длительности самого короткого уровня, который должен быть не меньше 50 нс. Это означает, что при асимметрии такта понижается максимально возможная тактовая частота. Например, при длительности высокого уровня 50 нс, а низкого - 60 нс рабочая частота равна 18 МГц. Кроме требования симметричности времена переключения уровней тактового сигнала должны быть не более 5 нс.

§     Поэтому для генерации полностью симметричного системного такта в состав некоторых микроконтроллеров семейства C166 входит встроенный делитель входной частоты на 2. В этом случае требуется кварцевый генератор, работающий на частоте 40 МГц. Члены семейства, имеющие в маркировке индекс 'W' не содержат делителя и тактируются непосредственно. Без делителя сегодня выпускаются только кристаллы 8xC166W, с которыми рекомендуется работать на тактовой частоте 18 МГц.

§     В новых кристаллах C163, C164CI, C167 присутствует встроенное устройство PLL, которое преобразует входную частоту во внутренний системный такт с коэффициентом умножения 0.5, 1, 1.5, 2, 2.5, 3, 4 и 5. Например, при использовании кварцевого генератора 5 МГц для достижения обычных 20 МГц на встроенном устройстве PLL осуществляется умножение входной частоты на 4. Задание режима PLL осуществляется на фазе сброса при подключении резистора между входом P0L и нулем. При потере внешнего такта генерируется

§     прерывание, и PLL продолжает работать на частоте 5...10 МГц. Внутренний такт отслеживается PLL также в режимах прямого тактирования и деления входной частоты на 2.